Các bước chế biến bán dẫn

Tên sản phẩm:
Câu hỏi hoặc nhận xét:

Tên công ty:

Tên:

Đầu tiên

Cuối cùng

E-mail:

Số điện thoại:

Thành phố:

Quốc gia / Nhà nước:

Hoa Kỳ
Canada
Khác

Zip / Postal Code:

(Đối với Hoa Kỳ hoặc Canada)

Các mục trong Bold phải được điền vào.

TỔNG QUAN về các bước xử lý chất bán dẫn

Chế tạo thiết bị bán dẫn là quá trình được sử dụng để tạo ra các con chip, các mạch tích hợp có trong các thiết bị điện và điện tử hàng ngày. Nó là một chuỗi nhiều bước gồm các bước xử lý ảnh và hóa học, trong đó các mạch điện tử dần dần được tạo ra trên một tấm wafer làm bằng vật liệu bán dẫn tinh khiết. Silicon là vật liệu bán dẫn được sử dụng phổ biến nhất hiện nay, cùng với các chất bán dẫn phức hợp khác nhau. Toàn bộ quy trình sản xuất từ đầu đến khi đóng gói chip sẵn sàng xuất xưởng mất từ sáu đến tám tuần và được thực hiện trong các cơ sở chuyên môn cao được gọi là fabs.

Bánh xốp
Một tấm wafer điển hình được làm từ silicon cực kỳ tinh khiết, được phát triển thành các thỏi hình trụ đơn tinh thể (hình tròn) có đường kính lên tới 300 mm (nhỏ hơn 12 inch) bằng quy trình Czochralski. Những thỏi này sau đó được cắt thành các tấm mỏng khoảng 0,75 mm và được đánh bóng để có được bề mặt rất đều và phẳng. Khi các tấm wafer được chuẩn bị, nhiều bước quy trình là cần thiết để tạo ra mạch tích hợp bán dẫn mong muốn. Nói chung, các bước có thể được nhóm thành hai lĩnh vực:

Xử lý giao diện người dùng

Xử lý back end

Xử lý
Trong chế tạo thiết bị bán dẫn, các bước xử lý khác nhau được chia thành bốn loại chung:

Lắng đọng, loại bỏ, tạo mẫu và sửa đổi các đặc tính điện.
Sự lắng đọng là bất kỳ quá trình nào phát triển, phủ lên hoặc chuyển vật liệu lên tấm wafer. Các công nghệ hiện có bao gồm lắng đọng hơi vật lý (PVD), lắng đọng hơi hóa học (CVD), lắng đọng điện hóa (ECD), epitaxy chùm phân tử (MBE) và gần đây là lắng đọng lớp nguyên tử (ALD) trong số những công nghệ khác. Quá trình loại bỏ là bất kỳ quá trình loại bỏ vật liệu khỏi tấm wafer ở dạng số lượng lớn hoặc chọn lọc và chủ yếu bao gồm các quá trình khắc, cả khắc ướt và khắc khô như khắc ion phản ứng (RIE). Hóa học-cơ học phẳng (CMP) cũng là một quá trình loại bỏ được sử dụng giữa các cấp. Tạo mẫu bao gồm một loạt các quá trình định hình hoặc thay đổi hình dạng hiện có của các vật liệu lắng đọng và thường được gọi là kỹ thuật in thạch bản. Ví dụ, trong kỹ thuật in thạch bản thông thường, tấm wafer được phủ một chất hóa học gọi là "chất cản quang". Chất cản quang được tiếp xúc bởi một "bước", một máy lấy nét, căn chỉnh và di chuyển mặt nạ, cho các phần chọn lọc của phiến mỏng tiếp xúc với ánh sáng có bước sóng ngắn. Các vùng không được phơi sáng sẽ bị rửa trôi bởi giải pháp của nhà phát triển. Sau khi ăn mòn hoặc xử lý khác, chất cản quang còn lại được loại bỏ bằng tro plasma. Việc sửa đổi các đặc tính điện trong lịch sử bao gồm các nguồn bóng bán dẫn pha tạp và thoát nước ban đầu bằng lò khuếch tán và sau đó bằng cách cấy ion. Các quy trình pha tạp này được thực hiện bằng phương pháp ủ trong lò hoặc trong các thiết bị tiên tiến, bằng phương pháp ủ nhiệt nhanh (RTA) nhằm kích hoạt các chất pha tạp được cấy ghép. Việc sửa đổi các đặc tính điện giờ đây cũng mở rộng đến việc giảm hằng số điện môi trong các vật liệu cách điện ít k thông qua việc tiếp xúc với tia cực tím trong xử lý tia cực tím (UVP). Nhiều chip hiện đại có tám cấp trở lên được sản xuất trong hơn 300 bước xử lý theo trình tự.
Xử lý giao diện người dùng
"Xử lý Front End" đề cập đến sự hình thành các bóng bán dẫn trực tiếp trên silicon. Tấm wafer thô được thiết kế bằng cách phát triển một lớp silicon siêu tinh khiết, hầu như không có khuyết tật thông qua chất kết dính. Trong các thiết bị logic tiên tiến nhất, trước bước biểu tượng silicon, các thủ thuật được thực hiện để cải thiện hiệu suất của các bóng bán dẫn được chế tạo. Một phương pháp liên quan đến việc đưa vào một "bước căng" trong đó một biến thể silicon như "silicon-germani" (SiGe) được lắng đọng. Một khi silicon biểu mô được lắng đọng, mạng tinh thể sẽ bị kéo căng ra một chút, dẫn đến cải thiện tính linh động điện tử. Một phương pháp khác, được gọi là công nghệ "silicon trên chất cách điện" liên quan đến việc chèn một lớp cách điện giữa tấm silicon thô và lớp mỏng của epitaxy silicon tiếp theo. Phương pháp này dẫn đến việc tạo ra các bóng bán dẫn có tác dụng giảm ký sinh trùng.

Silic điôxít
Kỹ thuật bề mặt front end được theo sau: sự phát triển của điện môi cổng, theo truyền thống là silicon dioxide (SiO2), tạo hình cổng, tạo hình cho các vùng nguồn và cống, và cấy hoặc khuếch tán tiếp theo của chất pha tạp để có được các đặc tính điện bổ sung mong muốn. Trong các thiết bị bộ nhớ, các tế bào lưu trữ, tụ điện thông thường, cũng được chế tạo vào thời điểm này, hoặc đặt vào bề mặt silicon hoặc xếp chồng lên trên bóng bán dẫn.

Lớp kim loại
Khi các thiết bị bán dẫn khác nhau đã được tạo ra, chúng phải được kết nối với nhau để tạo thành các mạch điện mong muốn. "Back End Of Line" (BEOL) phần sau đầu trước của quá trình chế tạo tấm wafer, không nên nhầm lẫn với "đầu sau" của quá trình chế tạo chip đề cập đến các giai đoạn đóng gói và thử nghiệm) liên quan đến việc tạo ra các dây kết nối bằng kim loại được cách ly bằng chất điện môi cách điện. Vật liệu cách điện trước đây là dạng SiO2 hoặc thủy tinh silicat, nhưng gần đây các vật liệu mới có hằng số điện môi thấp đang được sử dụng. Các chất điện môi này hiện có dạng SiOC và có hằng số điện môi khoảng 2,7 (so với 3,9 của SiO2), mặc dù các vật liệu có hằng số thấp tới 2,2 đang được cung cấp cho các nhà sản xuất chip.

Kết nối
Trong lịch sử, dây kim loại bao gồm nhôm. Trong cách tiếp cận hệ thống dây điện này thường được gọi là "nhôm trừ", các màng nhôm được lắng đọng trước tiên, tạo hoa văn, và sau đó được khắc, để lại các dây bị cô lập. Vật liệu điện môi sau đó được lắng đọng trên các dây tiếp xúc. Các lớp kim loại khác nhau được kết nối với nhau bằng các lỗ khắc, được gọi là "vias", trong vật liệu cách điện và lắng đọng vonfram trong chúng bằng kỹ thuật CVD. Cách tiếp cận này vẫn được sử dụng trong việc chế tạo nhiều chip nhớ như bộ nhớ truy cập ngẫu nhiên động (DRAM) vì số lượng mức kết nối nhỏ, hiện tại không quá bốn.
Gần đây hơn, khi số lượng các mức kết nối cho logic đã tăng lên đáng kể do số lượng lớn các bóng bán dẫn hiện được kết nối với nhau trong một bộ vi xử lý hiện đại, độ trễ thời gian trong hệ thống dây điện đã trở nên đáng kể dẫn đến sự thay đổi trong vật liệu làm dây từ nhôm sang đồng và từ silicon dioxit đến vật liệu low-K mới hơn. Việc nâng cao hiệu suất này cũng giảm chi phí thông qua xử lý damascene loại bỏ các bước xử lý. Trong quá trình xử lý damascene, trái ngược với công nghệ nhôm trừ, vật liệu điện môi được lắng đọng trước tiên dưới dạng màng chăn và được tạo hoa văn và khắc để lại các lỗ hoặc rãnh. Trong quá trình chế biến "damascene đơn", đồng sau đó được lắng đọng trong các lỗ hoặc rãnh được bao quanh bởi một màng chắn mỏng dẫn đến các vias hoặc "đường" dây được lấp đầy tương ứng. Trong công nghệ "damascene kép", cả rãnh và rãnh đều được chế tạo trước khi lắng đọng đồng dẫn đến việc hình thành đồng thời cả rãnh và đường, làm giảm thêm số bước xử lý. Màng chắn mỏng, được gọi là Copper Barrier Seed (CBS), là cần thiết để ngăn chặn sự khuếch tán đồng vào chất điện môi. Màng chắn lý tưởng có hiệu quả, nhưng hầu như không có. Khi sự hiện diện của màng chắn quá mức cạnh tranh với tiết diện dây đồng có sẵn, việc hình thành màng chắn mỏng nhất nhưng liên tục thể hiện một trong những thách thức lớn nhất đang diễn ra trong quá trình xử lý đồng ngày nay.
Khi số lượng mức độ liên kết tăng lên, cần phải làm phẳng các lớp trước đó để đảm bảo bề mặt phẳng trước khi in thạch bản tiếp theo. Nếu không có nó, các mức sẽ ngày càng trở nên quanh co và mở rộng ra bên ngoài độ sâu tiêu điểm của kỹ thuật in thạch bản có sẵn, ảnh hưởng đến khả năng tạo mẫu. CMP (Đánh bóng cơ học) là phương pháp xử lý chính để đạt được độ phẳng như vậy mặc dù đôi khi vẫn sử dụng “khắc trở lại” khô nếu số lượng cấp độ kết nối không quá ba.

Kiểm tra Wafer
Bản chất tuần tự cao của quá trình xử lý wafer đã làm tăng nhu cầu đo lường giữa các bước xử lý khác nhau. Thiết bị đo lường kiểm tra Wafer được sử dụng để xác minh rằng các tấm wafer vẫn tốt và không bị hư hỏng do các bước xử lý trước đó. Nếu số lượng "chết" mà các mạch tích hợp cuối cùng sẽ trở thành "chip" trên tấm wafer mà đo lường bị lỗi vượt quá ngưỡng định trước, wafer sẽ bị loại bỏ thay vì đầu tư vào quá trình xử lý tiếp theo.

Kiểm tra thiết bị
Khi quá trình Front End đã hoàn thành, các thiết bị bán dẫn phải trải qua nhiều bài kiểm tra điện khác nhau để xác định xem chúng có hoạt động bình thường hay không. Tỷ lệ thiết bị trên tấm wafer được tìm thấy để hoạt động đúng cách được gọi là năng suất. Fab kiểm tra các chip trên tấm wafer bằng một máy kiểm tra điện tử ép các đầu dò cực nhỏ vào chip. Máy đánh dấu từng con chip xấu bằng một giọt thuốc nhuộm. Fab tính phí cho thời gian kiểm tra; giá theo thứ tự xu trên giây. Các chip thường được thiết kế với "tính năng kiểm tra" để tăng tốc độ kiểm tra và giảm chi phí kiểm tra. Các thiết kế tốt cố gắng kiểm tra và quản lý thống kê các góc: cực đoan của hành vi silicon gây ra bởi nhiệt độ hoạt động kết hợp với các cực trị của các bước xử lý fab. Hầu hết các thiết kế đều có hơn 64 góc.

Bao bì
Sau khi được kiểm tra, tấm wafer được tính điểm và sau đó được chia thành từng khuôn riêng biệt. Chỉ những con chip tốt, không bị lem mới được đóng gói. Bao bì bằng nhựa hoặc gốm liên quan đến việc gắn khuôn, kết nối khuôn miếng đệm vào các chốt trên bao bì và niêm phong khuôn. Dây nhỏ được sử dụng để kết nối các miếng đệm với các chân. Ngày xưa, dây được gắn bằng tay, nhưng bây giờ máy móc có mục đích thực hiện nhiệm vụ. Theo truyền thống, dây dẫn đến các con chip là vàng, dẫn đến một "khung chì" (phát âm là "khung leed") bằng đồng, được mạ bằng chất hàn, hỗn hợp thiếc và chì. Chì là chất độc, vì vậy "khung bằng chì" không có chì hiện nay là phương pháp tốt nhất. Gói quy mô chip (CSP) là một công nghệ đóng gói khác. Các chip đóng gói bằng nhựa thường lớn hơn đáng kể so với khuôn thực tế, trong khi chip CSP gần bằng kích thước của khuôn. CSP có thể được xây dựng cho mỗi khuôn trước khi tấm wafer được cắt hạt lựu.
Các chip đã đóng gói được kiểm tra lại để đảm bảo rằng chúng không bị hư hại trong quá trình đóng gói và hoạt động kết nối giữa các chốt được thực hiện chính xác. Một tia laser khắc tên và số của chip trên bao bì.

Danh sách các bước:
Đây là danh sách các kỹ thuật xử lý được sử dụng nhiều lần trong một thiết bị điện tử hiện đại và không nhất thiết ngụ ý một thứ tự cụ thể.

Xử lý Wafer - Làm sạch ướt - Photolithography - Cấy ion (trong đó các chất pha tạp được nhúng vào wafer tạo ra các vùng tăng (hoặc giảm) độ dẫn điện) - Khắc khô - Khắc ướt - Tro hóa plasma - Xử lý nhiệt - Ủ nhiệt nhanh - Ủ trong lò - Nhiệt quá trình oxy hóa - Sự lắng đọng hơi hóa học (CVD) - Sự lắng đọng hơi vật lý (PVD) - Chùm phân tử Epitaxy (MBE) - Sự lắng đọng điện hóa (ECD) - Sự phẳng hóa cơ học (CMP) - Thử nghiệm Wafer (nơi hiệu suất điện được xác minh) - Wafer backgrinding (để giảm độ dày của tấm wafer để con chip thu được có thể được đưa vào một thiết bị mỏng như thẻ thông minh hoặc thẻ PCMCIA.) - Chuẩn bị khuôn - Gắn tấm wafer - Cắt khuôn - Đóng gói IC - Phần đính kèm khuôn - IC Bonding - Dây liên kết - Lật chip - Liên kết tab - Đóng gói IC - Nướng - Mạ - Đánh bóng - Cắt và tạo hình - IC Thử nghiệm

KHÔNG THỂ TÌM GÌ BẠN ĐANG TÌM?

Cần sự giúp đỡ nhiều hơn? Gọi cho chúng tôi +65 6266 6193