ÜBERSICHT über Halbleiter-Verarbeitungsschritte |
Die Herstellung von Halbleitergeräten ist der Prozess zur Herstellung von Chips, den integrierten Schaltkreisen, die in alltäglichen elektrischen und elektronischen Geräten vorhanden sind. Dabei handelt es sich um eine mehrstufige Abfolge von fotografischen und chemischen Verarbeitungsschritten, bei denen nach und nach elektronische Schaltungen auf einem Wafer aus reinem Halbleitermaterial entstehen. Silizium ist heute neben verschiedenen Verbindungshalbleitern das am häufigsten verwendete Halbleitermaterial. Der gesamte Fertigungsprozess vom Start bis zum versandfertig verpackten Chip dauert sechs bis acht Wochen und wird in hochspezialisierten Anlagen, sogenannten Fabs, durchgeführt.
Waffeln
Ein typischer Wafer besteht aus extrem reinem Silizium, das mit dem Czochralski-Verfahren zu monokristallinen zylindrischen Barren (Boules) mit einem Durchmesser von bis zu 300 mm (etwas weniger als 12 Zoll) gezüchtet wird. Diese Barren werden dann in etwa 0,75 mm dicke Wafer geschnitten und poliert, um eine sehr regelmäßige und flache Oberfläche zu erhalten. Sobald die Wafer vorbereitet sind, sind viele Prozessschritte notwendig, um die gewünschte integrierte Halbleiterschaltung herzustellen. Generell lassen sich die Schritte in zwei Bereiche einteilen: Frontend-Verarbeitung Backend-Verarbeitung
wird bearbeitet
Bei der Herstellung von Halbleitervorrichtungen fallen die verschiedenen Verarbeitungsschritte in vier allgemeine Kategorien: Abscheidung, Entfernung, Strukturierung und Modifikation elektrischer Eigenschaften.
Abscheidung ist ein beliebiger Prozess, bei dem ein Material auf den Wafer aufwächst, beschichtet oder anderweitig übertragen wird. Verfügbare Technologien bestehen unter anderem aus physikalischer Dampfabscheidung (PVD), chemischer Dampfabscheidung (CVD), elektrochemischer Abscheidung (ECD), Molekularstrahlepitaxie (MBE) und neuerdings Atomlagenabscheidung (ALD). Entfernungsprozesse sind alle, die Material von dem Wafer entweder in massiver oder selektiver Form entfernen und hauptsächlich aus Ätzprozessen bestehen, sowohl Nassätzen als auch Trockenätzen, wie z. B. reaktives Ionenätzen (RIE). Chemisch-mechanisches Planarisieren (CMP) ist ebenfalls ein Entfernungsprozess, der zwischen Ebenen verwendet wird. Das Strukturieren umfasst eine Reihe von Prozessen, die die vorhandene Form der abgeschiedenen Materialien formen oder verändern, und wird allgemein als Lithographie bezeichnet. Beispielsweise wird bei der herkömmlichen Lithographie der Wafer mit einer als "Photoresist" bezeichneten Chemikalie beschichtet. Der Photoresist wird durch einen "Stepper" belichtet, eine Maschine, die die Maske fokussiert, ausrichtet und bewegt, wodurch ausgewählte Teile des Wafers kurzwelligem Licht ausgesetzt werden. Die unbelichteten Bereiche werden durch eine Entwicklerlösung weggewaschen. Nach dem Ätzen oder einer anderen Verarbeitung wird der verbleibende Photoresist durch Plasmaveraschen entfernt. Die Modifikation elektrischer Eigenschaften bestand historisch aus dem Dotieren von Transistorquellen und -senken, ursprünglich durch Diffusionsöfen und später durch Ionenimplantation. Diesen Dotierprozessen folgt ein Ofenanneal oder in fortgeschrittenen Vorrichtungen ein schnelles thermisches Anneal (RTA), das dazu dient, die implantierten Dotierstoffe zu aktivieren. Die Modifikation der elektrischen Eigenschaften erstreckt sich jetzt auch auf die Verringerung der Dielektrizitätskonstante in Low-k-Isolationsmaterialien durch Bestrahlung mit ultraviolettem Licht bei der UV-Verarbeitung (UVP). Viele moderne Chips haben acht oder mehr Ebenen, die in über 300 aufeinanderfolgenden Verarbeitungsschritten hergestellt werden.
Front-End-Verarbeitung
"Front End Processing" bezieht sich auf die Bildung der Transistoren direkt auf dem Silizium. Der Rohwafer wird durch das Aufwachsen einer ultrareinen, praktisch defektfreien Siliziumschicht durch Epitaxie hergestellt. In den fortschrittlichsten Logikbausteinen werden vor dem Schritt der Siliziumepitaxie Tricks durchgeführt, um die Leistung der zu bauenden Transistoren zu verbessern. Ein Verfahren beinhaltet das Einführen eines "Belastungsschritts", bei dem eine Siliziumvariante wie "Silizium-Germanium" (SiGe) abgeschieden wird. Sobald das epitaxiale Silizium abgeschieden ist, wird das Kristallgitter etwas gestreckt, was zu einer verbesserten elektronischen Mobilität führt. Ein weiteres Verfahren, das als "Silizium auf Isolator"-Technologie bezeichnet wird, beinhaltet das Einfügen einer Isolierschicht zwischen dem rohen Siliziumwafer und der dünnen Schicht der nachfolgenden Siliziumepitaxie. Dieses Verfahren führt zur Erzeugung von Transistoren mit reduzierten parasitären Effekten.
Siliciumdioxid
Auf das Front-End-Surface-Engineering folgen: Aufwachsen des Gate-Dielektrikums, traditionell Siliziumdioxid (SiO2), Strukturierung des Gates, Strukturierung der Source- und Drain-Bereiche und anschließende Implantation oder Diffusion von Dotierstoffen, um die gewünschten komplementären elektrischen Eigenschaften zu erhalten. In Speichervorrichtungen werden zu diesem Zeitpunkt auch Speicherzellen, herkömmlicherweise Kondensatoren, entweder in die Siliziumoberfläche oder über dem Transistor gestapelt hergestellt.
Metallschichten
Nachdem die verschiedenen Halbleiterbauelemente erstellt wurden, müssen sie miteinander verbunden werden, um die gewünschten elektrischen Schaltungen zu bilden. Dieses "Back End Of Line" (BEOL) ist der letzte Teil des vorderen Endes der Waferherstellung, nicht zu verwechseln mit dem "hinteren Ende" der Chipherstellung, das sich auf die Gehäuse- und Testphasen bezieht) beinhaltet die Herstellung von Metallverbindungsdrähten, die durch isolierende Dielektrika isoliert sind. Das Isoliermaterial war traditionell eine Form von SiO2 oder ein Silikatglas, aber in letzter Zeit werden neue Materialien mit niedriger Dielektrizitätskonstante verwendet. Diese Dielektrika haben derzeit die Form von SiOC und haben Dielektrizitätskonstanten um 2,7 (im Vergleich zu 3,9 für SiO2), obwohl den Chipherstellern Materialien mit so niedrigen Konstanten wie 2,2 angeboten werden.
Verbinden
Historisch gesehen bestanden die Metalldrähte aus Aluminium. Bei diesem Verdrahtungsansatz, der oft als "subtraktives Aluminium" bezeichnet wird, werden zunächst Deckfilme aus Aluminium abgeschieden, gemustert und dann geätzt, wodurch isolierte Drähte zurückbleiben. Dann wird über den freigelegten Drähten dielektrisches Material abgeschieden. Die verschiedenen Metallschichten werden durch Ätzen von Löchern, sogenannten "Vias", in das isolierende Material und Abscheiden von Wolfram in ihnen mit einer CVD-Technik miteinander verbunden. Dieser Ansatz wird immer noch bei der Herstellung vieler Speicherchips, wie z. B. dynamischer Direktzugriffsspeicher (DRAM), verwendet, da die Anzahl der Verbindungsebenen klein ist, derzeit nicht mehr als vier.
In jüngerer Zeit, als die Anzahl der Verbindungsebenen für die Logik aufgrund der großen Anzahl von Transistoren, die jetzt in einem modernen Mikroprozessor miteinander verbunden sind, wesentlich zugenommen hat, wurde die Zeitverzögerung in der Verdrahtung erheblich, was zu einer Änderung des Verdrahtungsmaterials von Aluminium zu Kupfer und führte von den Siliziumdioxiden zu neueren Low-K-Materialien. Diese Leistungssteigerung ist auch zu geringeren Kosten durch die Damascene-Verarbeitung verbunden, die Verarbeitungsschritte eliminiert. Bei der Damascene-Verarbeitung wird im Gegensatz zur subtraktiven Aluminiumtechnologie das dielektrische Material zuerst als Deckschicht abgeschieden und gemustert und geätzt, wobei Löcher oder Gräben zurückbleiben. Bei der "Single-Damascene"-Verarbeitung wird dann Kupfer in den Löchern oder Gräben abgeschieden, die von einem dünnen Barrierefilm umgeben sind, was zu gefüllten Kontaktlöchern bzw. Draht-"Leitungen" führt. Bei der "Dual-Damascene"-Technologie werden sowohl der Graben als auch die Durchkontaktierung vor der Kupferabscheidung hergestellt, was zur gleichzeitigen Bildung sowohl der Durchkontaktierung als auch der Leitung führt, wodurch die Anzahl der Verarbeitungsschritte weiter reduziert wird. Der dünne Barrierefilm, Copper Barrier Seed (CBS) genannt, ist notwendig, um die Kupferdiffusion in das Dielektrikum zu verhindern. Die ideale Barrierefolie wirkt, ist aber kaum vorhanden. Da das Vorhandensein eines übermäßigen Barrierefilms mit dem verfügbaren Kupferdrahtquerschnitt konkurriert, stellt die Bildung der dünnsten und dennoch kontinuierlichen Barriere heute eine der größten ständigen Herausforderungen in der Kupferverarbeitung dar.
Wenn die Anzahl der Verbindungsebenen zunimmt, ist eine Planarisierung der vorherigen Schichten erforderlich, um eine flache Oberfläche vor der nachfolgenden Lithographie sicherzustellen. Ohne sie würden die Ebenen zunehmend krumm werden und sich über die Schärfentiefe der verfügbaren Lithografie hinaus erstrecken, was die Fähigkeit zur Strukturierung beeinträchtigen würde. CMP (chemisch-mechanisches Polieren) ist das primäre Verarbeitungsverfahren, um eine solche Planarisierung zu erreichen, obwohl manchmal noch trockenes "Rückätzen" verwendet wird, wenn die Anzahl der Verbindungsebenen nicht mehr als drei beträgt.
Wafer-Test
Die stark serialisierte Natur der Waferverarbeitung hat die Nachfrage nach Messtechnik zwischen den verschiedenen Verarbeitungsschritten erhöht. Messtechnik für Wafer-Tests wird verwendet, um zu überprüfen, ob die Wafer noch gut sind und nicht durch vorherige Verarbeitungsschritte beschädigt wurden. Wenn die Anzahl der "Chips" der integrierten Schaltungen, die schließlich zu "Chips" auf einem Wafer werden, die als fehlerhaft gewertet werden, einen vorbestimmten Schwellenwert überschreitet, wird der Wafer verschrottet, anstatt in eine weitere Verarbeitung zu investieren.
Gerätetest
Nach Abschluss des Front-End-Prozesses werden die Halbleiterbauelemente einer Vielzahl von elektrischen Tests unterzogen, um festzustellen, ob sie ordnungsgemäß funktionieren. Der Anteil der Bauelemente auf dem Wafer, die sich als richtig erweisen, wird als Ausbeute bezeichnet. Die Fabrik testet die Chips auf dem Wafer mit einem elektronischen Tester, der winzige Sonden gegen den Chip drückt. Die Maschine markiert jeden schlechten Chip mit einem Tropfen Farbstoff. Die fab-Gebühren für die Testzeit; die Preise liegen in der Größenordnung von Cent pro Sekunde. Chips werden oft mit "Testfähigkeitsmerkmalen" entworfen, um das Testen zu beschleunigen und die Testkosten zu senken. Gute Designs versuchen, Ecken zu testen und statistisch zu handhaben: Extreme des Siliziumverhaltens, die durch die Betriebstemperatur verursacht werden, kombiniert mit den Extremen der Herstellungsschritte. Die meisten Designs kommen mit mehr als 64 Ecken zurecht.
Verpackung
Nach dem Testen wird der Wafer eingekerbt und dann in einzelne Chips zerbrochen. Nur die guten, ungefärbten Chips werden weiterverpackt. Bei der Kunststoff- oder Keramikverpackung geht es um die Montage des Chips und die Verbindung des Chips Pads an den Stiften auf dem Gehäuse und Versiegeln des Chips. Winzige Drähte werden verwendet, um Pads mit den Pins zu verbinden. Früher wurden Drähte von Hand befestigt, aber jetzt übernehmen speziell dafür gebaute Maschinen diese Aufgabe. Traditionell waren die Drähte zu den Chips aus Gold, was zu einem „Lead Frame“ (ausgesprochen „Leed Frame“) aus Kupfer führte, das mit Lot, einer Mischung aus Zinn und Blei, plattiert war. Blei ist giftig, daher sind bleifreie "Leadframes" jetzt die beste Praxis. Chip-Scale-Package (CSP) ist eine weitere Verpackungstechnologie. Kunststoffgehäuse-Chips sind normalerweise erheblich größer als der eigentliche Chip, während CSP-Chips fast die Größe des Chips haben. CSP kann für jeden Chip konstruiert werden, bevor der Wafer gewürfelt wird.
Die verpackten Chips werden erneut getestet, um sicherzustellen, dass sie während des Verpackens nicht beschädigt wurden und dass der Chip-zu-Pin-Verbindungsvorgang korrekt durchgeführt wurde. Ein Laser ätzt Namen und Nummern der Chips auf die Verpackung.
Liste der Schritte:
Dies ist eine Liste von Verarbeitungstechniken, die in einem modernen elektronischen Gerät mehrfach verwendet werden und nicht unbedingt eine bestimmte Reihenfolge implizieren. Wafer-Verarbeitung - Nassreinigung - Fotolithografie - Ionenimplantation (bei der Dotierstoffe in den Wafer eingebettet werden, wodurch Bereiche mit erhöhter (oder verringerter) Leitfähigkeit entstehen) - Trockenätzen - Nassätzen - Plasmaveraschung - Thermische Behandlungen - Schnelles thermisches Ausheilen - Ofenausheilung - Thermisch Oxidation - Chemische Gasphasenabscheidung (CVD) - Physikalische Gasphasenabscheidung (PVD) - Molekularstrahlepitaxie (MBE) - Elektrochemische Abscheidung (ECD) - Chemisch-mechanische Planarisierung (CMP) - Wafertest (bei dem die elektrische Leistung überprüft wird) - Waferrückschleifen (Um die Dicke des Wafers zu reduzieren, damit der resultierende Chip in ein dünnes Gerät wie eine Smartcard oder eine PCMCIA-Karte eingesetzt werden kann.) - Die-Vorbereitung - Wafer-Montage - Stanzen - IC-Verpackung - Die-Befestigung - IC-Bonden - Drahtbonden - Wenden Chip - Tab-Bonden - IC-Verkapselung - Backen - Plattieren - Lasermarkieren - Trimmen und Formen - IC Testen
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