VISÃO GERAL das Etapas do Processamento de Semicondutores |
A fabricação de dispositivos semicondutores é o processo usado para criar chips, os circuitos integrados que estão presentes nos dispositivos elétricos e eletrônicos do dia a dia. É uma sequência de várias etapas de etapas de processamento fotográfico e químico durante as quais os circuitos eletrônicos são criados gradualmente em uma bolacha feita de material semicondutor puro. O silício é o material semicondutor mais comumente usado hoje, juntamente com vários semicondutores compostos. Todo o processo de fabricação, desde o início até os chips embalados prontos para envio, leva de seis a oito semanas e é realizado em instalações altamente especializadas conhecidas como fabs.
bolachas
Um wafer típico é feito de silício extremamente puro que é cultivado em lingotes cilíndricos monocristalinos (boules) de até 300 mm (um pouco menos de 12 polegadas) de diâmetro usando o processo Czochralski. Esses lingotes são então fatiados em wafers com cerca de 0,75 mm de espessura e polidos para obter uma superfície muito regular e plana. Uma vez que as pastilhas são preparadas, muitas etapas do processo são necessárias para produzir o circuito integrado semicondutor desejado. Em geral, as etapas podem ser agrupadas em duas áreas: Processamento de front-end Processamento de back-end
Em processamento
Na fabricação de dispositivos semicondutores, as várias etapas de processamento se enquadram em quatro categorias gerais: Deposição, Remoção, Padronização e Modificação de propriedades elétricas.
Deposição é qualquer processo que cresce, reveste ou transfere um material para o wafer. As tecnologias disponíveis consistem em deposição física de vapor (PVD), deposição química de vapor (CVD), deposição eletroquímica (ECD), epitaxia por feixe molecular (MBE) e, mais recentemente, deposição de camada atômica (ALD), entre outras. Os processos de remoção são aqueles que removem o material do wafer a granel ou de forma seletiva e consistem principalmente em processos de corrosão, tanto a corrosão úmida quanto a corrosão seca, como a corrosão por íons reativo (RIE). A planarização químico-mecânica (CMP) também é um processo de remoção utilizado entre os níveis. A padronização abrange a série de processos que moldam ou alteram a forma existente dos materiais depositados e é geralmente referida como litografia. Por exemplo, na litografia convencional, o wafer é revestido com um produto químico chamado "fotorresistente". O fotorresistente é exposto por um "stepper", uma máquina que focaliza, alinha e move a máscara, expondo partes selecionadas do wafer à luz de comprimento de onda curto. As regiões não expostas são lavadas por uma solução reveladora. Após a gravação ou outro processamento, o fotorresistente restante é removido por incineração de plasma. A modificação das propriedades elétricas consistiu historicamente na dopagem de fontes e drenos de transistores originalmente por fornos de difusão e posteriormente por implantação iônica. Esses processos de dopagem são seguidos por recozimento em forno ou em dispositivos avançados, por recozimento térmico rápido (RTA) que servem para ativar os dopantes implantados. A modificação das propriedades elétricas agora também se estende à redução da constante dielétrica em materiais isolantes de baixo k através da exposição à luz ultravioleta no processamento UV (UVP). Muitos chips modernos têm oito ou mais níveis produzidos em mais de 300 etapas de processamento sequenciadas.
Processamento de front-end
"Processamento Front-End" refere-se à formação dos transistores diretamente no silício. A pastilha bruta é projetada pelo crescimento de uma camada de silício ultrapura e virtualmente livre de defeitos por meio de epitaxia. Nos dispositivos lógicos mais avançados, antes da etapa de epitaxia do silício, são realizados truques para melhorar o desempenho dos transistores a serem construídos. Um método envolve a introdução de uma "etapa de deformação" em que uma variante de silício tal como "silício-germânio" (SiGe) é depositada. Uma vez que o silício epitaxial é depositado, a rede cristalina torna-se um pouco esticada, resultando em uma mobilidade eletrônica melhorada. Outro método, chamado de tecnologia de "silício no isolante", envolve a inserção de uma camada isolante entre o wafer de silício bruto e a camada fina de epitaxia de silício subsequente. Este método resulta na criação de transistores com efeitos parasitas reduzidos.
Dióxido de silício
A engenharia de superfície frontal é seguida por: crescimento do dielétrico do portão, tradicionalmente dióxido de silício (SiO2), padronização do portão, padronização das regiões de fonte e dreno e subsequente implantação ou difusão de dopantes para obter as propriedades elétricas complementares desejadas. Nos dispositivos de memória, as células de armazenamento, convencionalmente capacitores, também são fabricadas neste momento, seja na superfície do silício ou empilhadas acima do transistor.
Camadas de metal
Uma vez que os vários dispositivos semicondutores tenham sido criados, eles devem ser interconectados para formar os circuitos elétricos desejados. Este "Back End Of Line" (BEOL) a última parte do front-end da fabricação de wafer, não deve ser confundido com o "back-end" da fabricação de chips que se refere ao pacote e estágios de teste) envolve a criação de fios de interconexão de metal que são isolados por dielétricos isolantes. O material isolante era tradicionalmente uma forma de SiO2 ou vidro de silicato, mas recentemente novos materiais de baixa constante dielétrica estão sendo usados. Esses dielétricos atualmente assumem a forma de SiOC e têm constantes dielétricas em torno de 2,7 (em comparação com 3,9 para SiO2), embora materiais com constantes tão baixas quanto 2,2 estejam sendo oferecidos aos fabricantes de chips.
Interconexão
Historicamente, os fios metálicos consistiam em alumínio. Nesta abordagem à fiação, muitas vezes chamada de "alumínio subtrativo", as películas de alumínio são depositadas primeiro, padronizadas e depois gravadas, deixando os fios isolados. O material dielétrico é então depositado sobre os fios expostos. As várias camadas de metal são interligadas por furos de gravação, chamados de "vias", no material isolante e depositando tungstênio neles com uma técnica CVD. Essa abordagem ainda é usada na fabricação de muitos chips de memória, como memória de acesso aleatório dinâmico (DRAM), pois o número de níveis de interconexão é pequeno, atualmente não mais que quatro.
Mais recentemente, como o número de níveis de interconexão para lógica aumentou substancialmente devido ao grande número de transistores que agora estão interconectados em um microprocessador moderno, o atraso de tempo na fiação tornou-se significativo, levando a uma mudança no material da fiação de alumínio para cobre e dos dióxidos de silício para o material mais novo de baixo K. Esse aprimoramento de desempenho também tem um custo reduzido por meio do processamento damasceno que elimina as etapas de processamento. No processamento de damasceno, em contraste com a tecnologia de alumínio subtrativo, o material dielétrico é depositado primeiro como um filme de manta e é modelado e gravado deixando buracos ou trincheiras. No processamento "damasceno único", o cobre é então depositado nos orifícios ou trincheiras cercados por um filme de barreira fino, resultando em vias preenchidas ou "linhas" de arame, respectivamente. Na tecnologia "dual damasceno", tanto a trincheira quanto a via são fabricadas antes da deposição do cobre, resultando na formação da via e da linha simultaneamente, reduzindo ainda mais o número de etapas de processamento. O filme de barreira fino, chamado Copper Barrier Seed (CBS), é necessário para evitar a difusão do cobre no dielétrico. O filme barreira ideal é eficaz, mas quase não existe. Como a presença de filme de barreira excessivo compete com a seção transversal de fio de cobre disponível, a formação da barreira mais fina e contínua representa um dos maiores desafios atuais no processamento de cobre.
À medida que o número de níveis de interconexão aumenta, a planarização das camadas anteriores é necessária para garantir uma superfície plana antes da litografia subsequente. Sem ela, os níveis se tornariam cada vez mais tortuosos e se estenderiam para fora da profundidade de foco da litografia disponível, interferindo na capacidade de padronizar. O CMP (Polimento Mecânico Químico) é o método de processamento primário para alcançar tal planarização, embora o "etch back" a seco ainda seja às vezes empregado se o número de níveis de interconexão não for superior a três.
Teste de bolacha
A natureza altamente serializada do processamento de wafer aumentou a demanda por metrologia entre as várias etapas de processamento. O equipamento de metrologia de teste de wafer é usado para verificar se as pastilhas ainda estão boas e não foram danificadas por etapas de processamento anteriores. Se o número de "morrer" os circuitos integrados que eventualmente se tornarão "chips" em um wafer que mede como falhas excede um limite predeterminado, o wafer é descartado em vez de investir em processamento adicional.
Teste de aparelho
Uma vez que o processo de front-end tenha sido concluído, os dispositivos semicondutores são submetidos a uma variedade de testes elétricos para determinar se eles funcionam corretamente. A proporção de dispositivos no wafer que funcionam corretamente é chamada de rendimento. A fábrica testa os chips no wafer com um testador eletrônico que pressiona pequenas sondas contra o chip. A máquina marca cada chip ruim com uma gota de corante. A fab cobra pelo tempo de teste; os preços são da ordem de centavos por segundo. Os chips geralmente são projetados com "recursos de testabilidade" para acelerar os testes e reduzir os custos de teste. Bons projetos tentam testar e gerenciar estatisticamente os cantos: extremos de comportamento do silício causados pela temperatura de operação combinados com os extremos das etapas de processamento da fábrica. A maioria dos designs lida com mais de 64 cantos.
Embalagem
Uma vez testada, a bolacha é pontuada e depois dividida em moldes individuais. Apenas as batatas fritas boas e não tingidas são embaladas. A embalagem de plástico ou cerâmica envolve a montagem da matriz, conectando a matriz almofadas nos pinos da embalagem e selando a matriz. Pequenos fios são usados para conectar as almofadas aos pinos. Antigamente, os fios eram presos à mão, mas agora as máquinas construídas especificamente para isso executam a tarefa. Tradicionalmente, os fios para os chips eram de ouro, levando a um "quadro de chumbo" de cobre, que havia sido revestido com solda, uma mistura de estanho e chumbo. O chumbo é venenoso, então os "quadros de chumbo" sem chumbo são agora a melhor prática. O pacote em escala de chip (CSP) é outra tecnologia de embalagem. Os chips embalados em plástico geralmente são consideravelmente maiores do que a matriz real, enquanto os chips CSP são quase do tamanho da matriz. O CSP pode ser construído para cada dado antes que o wafer seja cortado em cubos.
Os chips embalados são testados novamente para garantir que não foram danificados durante o empacotamento e que a operação de interconexão entre matriz e pino foi realizada corretamente. Um laser grava o nome e os números dos chips na embalagem.
Lista de etapas:
Esta é uma lista de técnicas de processamento que são empregadas inúmeras vezes em um dispositivo eletrônico moderno e não implicam necessariamente em uma ordem específica. Processamento de Wafer - Wet clean - Fotolitografia - Implantação de íons (em que dopantes são incorporados no wafer criando regiões de condutividade aumentada (ou diminuída) - Decapagem a seco - Decapagem úmida - Cinza de plasma - Tratamentos térmicos - Recozimento térmico rápido - Recozimento em forno - Térmico oxidação - Deposição de Vapor Químico (CVD) - Deposição de Vapor Físico (PVD) - Epitaxia de Feixe Molecular (MBE) - Deposição Eletroquímica (ECD) - Planarização químico-mecânica (CMP) - Teste de wafer (onde o desempenho elétrico é verificado) - Backgrinding de wafer (para reduzir a espessura do wafer para que o chip resultante possa ser colocado em um dispositivo fino como um smartcard ou cartão PCMCIA.) - Preparação do molde - Montagem do wafer - Corte do molde - Embalagem IC - Fixação do molde - Ligação do IC - Ligação do fio - Flip chip - colagem de guias - encapsulamento de IC - cozimento - chapeamento - marcação a laser - corte e forma - IC Teste
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