반도체 공정 단계 개요 |
반도체 장치 제조는 일상적인 전기 및 전자 장치에 존재하는 집적 회로인 칩을 만드는 데 사용되는 프로세스입니다. 그것은 전자 회로가 순수한 반도체 재료로 만들어진 웨이퍼에 점차적으로 생성되는 사진 및 화학 처리 단계의 다단계 시퀀스입니다. 실리콘은 오늘날 다양한 화합물 반도체와 함께 가장 일반적으로 사용되는 반도체 재료입니다. 시작부터 선적 준비가 된 패키지 칩까지의 전체 제조 공정은 6주에서 8주가 소요되며 팹이라고 하는 고도로 전문화된 시설에서 수행됩니다.
웨이퍼
전형적인 웨이퍼는 초크랄스키(Czochralski) 공정을 사용하여 직경이 최대 300mm(12인치보다 약간 작음)인 단결정 원통형 잉곳(보울)으로 성장되는 극히 순수한 실리콘으로 만들어집니다. 그런 다음 이 잉곳을 약 0.75mm 두께의 웨이퍼로 슬라이스하고 연마하여 매우 규칙적이고 평평한 표면을 얻습니다. 웨이퍼가 준비되면 원하는 반도체 집적 회로를 생산하기 위해 많은 공정 단계가 필요합니다. 일반적으로 단계는 두 가지 영역으로 그룹화할 수 있습니다. 프런트 엔드 처리 백엔드 처리
처리
반도체 장치 제조에서 다양한 처리 단계는 네 가지 일반적인 범주로 나뉩니다. 전기적 특성의 증착, 제거, 패터닝 및 수정.
증착은 웨이퍼에 재료를 성장, 코팅 또는 전송하는 모든 프로세스입니다. 사용 가능한 기술은 물리기상증착(PVD), 화학기상증착(CVD), 전기화학적 증착(ECD), 분자빔 에피택시(MBE) 및 최근에는 원자층 증착(ALD)으로 구성됩니다. 제거 공정은 웨이퍼에서 재료를 벌크 또는 선택적 형태로 제거하는 모든 공정이며 주로 습식 에칭과 반응성 이온 에칭(RIE)과 같은 건식 에칭 모두의 에칭 공정으로 구성됩니다. CMP(Chemical-Mechanical Planarization)도 레벨 사이에 사용되는 제거 프로세스입니다. 패터닝은 증착된 재료의 기존 모양을 형성하거나 변경하는 일련의 프로세스를 포함하며 일반적으로 리소그래피라고 합니다. 예를 들어, 기존의 리소그래피에서 웨이퍼는 "포토레지스트"라는 화학 물질로 코팅됩니다. 포토레지스트는 마스크의 초점을 맞추고 정렬하고 이동하는 기계인 "스테퍼"에 의해 노출되어 웨이퍼의 선택된 부분을 단파장 빛에 노출시킵니다. 노출되지 않은 영역은 현상액으로 씻어냅니다. 에칭 또는 기타 처리 후, 남은 포토레지스트는 플라즈마 애싱에 의해 제거됩니다. 전기적 특성의 수정은 역사적으로 트랜지스터 소스와 드레인을 도핑하는 것으로 원래는 확산로에 의해, 나중에는 이온 주입으로 이루어졌습니다. 이러한 도핑 프로세스는 퍼니스 어닐링 또는 고급 장치에서 주입된 도펀트를 활성화하는 역할을 하는 급속 열 어닐링(RTA)이 뒤따릅니다. 전기적 특성의 수정은 이제 UV 처리(UVP)에서 자외선 노출을 통한 저유전율 절연 재료의 유전 상수 감소로 확장됩니다. 많은 최신 칩에는 300개 이상의 순차적 처리 단계에서 생산된 8개 이상의 레벨이 있습니다.
프런트 엔드 처리
"프런트 엔드 프로세싱"은 실리콘에 직접 트랜지스터를 형성하는 것을 말합니다. 원시 웨이퍼는 에피택시를 통해 사실상 결함이 없는 초고순도 실리콘 층의 성장에 의해 설계됩니다. 가장 진보된 논리 장치에서는 실리콘 에피택시 단계 이전에 구축할 트랜지스터의 성능을 개선하기 위한 트릭이 수행됩니다. 한 방법은 "실리콘-게르마늄"(SiGe)과 같은 실리콘 변형이 증착되는 "변형 단계"를 도입하는 것을 포함합니다. 에피택셜 실리콘이 증착되면 결정 격자가 다소 늘어나 전자 이동도가 향상됩니다. "실리콘 온 인슐레이터(silicon on insulator)" 기술이라고 하는 또 다른 방법은 원시 실리콘 웨이퍼와 후속 실리콘 에피택시의 얇은 층 사이에 절연층을 삽입하는 것입니다. 이 방법은 기생 효과가 감소된 트랜지스터를 생성합니다.
이산화규소
프런트 엔드 표면 엔지니어링 이후에는 게이트 유전체, 전통적으로 이산화규소(SiO2) 성장, 게이트 패터닝, 소스 및 드레인 영역 패터닝, 원하는 상보적 전기적 특성을 얻기 위한 도펀트 주입 또는 확산이 뒤따릅니다. 메모리 장치에서 저장 셀(일반적으로 커패시터)도 이때 실리콘 표면으로 제작되거나 트랜지스터 위에 적층됩니다.
금속층
다양한 반도체 장치가 생성되면 원하는 전기 회로를 형성하기 위해 상호 연결되어야 합니다. 이 "백 엔드 오브 라인"(BEOL) 후반부 패키지 및 테스트 단계를 나타내는 칩 제조의 "백엔드"와 혼동하지 않도록 웨이퍼 제조의 프론트 엔드에서 절연 유전체에 의해 절연된 금속 상호 연결 와이어를 생성하는 것이 포함됩니다. 절연 물질은 전통적으로 SiO2나 규산염 유리의 형태였으나 최근에는 새로운 저유전율 물질이 사용되고 있다. 이 유전체는 현재 SiOC의 형태를 취하고 유전 상수가 약 2.7(SiO2의 경우 3.9)이지만 2.2만큼 낮은 상수를 가진 재료가 칩 제조업체에 제공되고 있습니다.
상호 연결
역사적으로 금속 와이어는 알루미늄으로 구성되었습니다. 종종 "감산 알루미늄"이라고 하는 이러한 배선 접근 방식에서는 알루미늄 블랭킷 필름이 먼저 증착되고 패턴화된 다음 에칭되어 절연된 와이어가 남습니다. 그런 다음 노출된 와이어 위에 유전체가 증착됩니다. 다양한 금속 층은 절연 재료에 "비아"라고 하는 에칭 구멍과 CVD 기술로 그 안에 텅스텐을 증착함으로써 상호 연결됩니다. 이 접근 방식은 현재 4개 이하의 인터커넥트 레벨 수가 적기 때문에 동적 랜덤 액세스 메모리(DRAM)와 같은 많은 메모리 칩의 제조에 여전히 사용됩니다.
보다 최근에는 최신 마이크로프로세서에서 상호 연결된 많은 수의 트랜지스터로 인해 로직을 위한 상호 연결 레벨의 수가 크게 증가함에 따라 배선의 타이밍 지연이 현저해져서 배선 재료가 알루미늄에서 구리로 변경되고 이산화규소에서 새로운 저유전율 물질까지. 이 성능 향상은 또한 처리 단계를 제거하는 다마신 처리를 통해 비용을 절감합니다. 다마신 공정에서는 감산형 알루미늄 기술과 달리 유전체 재료가 먼저 블랭킷 필름으로 증착되고 구멍이나 트렌치를 남기고 패터닝되고 에칭됩니다. "단일 다마신" 처리에서 구리는 얇은 배리어 필름으로 둘러싸인 구멍 또는 트렌치에 증착되어 각각 채워진 비아 또는 와이어 "라인"이 생성됩니다. "이중 다마신" 기술에서 트렌치와 비아는 구리 증착 전에 제조되어 비아와 라인을 동시에 형성하여 처리 단계의 수를 더욱 줄입니다. CBS(Copper Barrier Seed)라고 하는 얇은 배리어 필름은 구리가 유전체로 확산되는 것을 방지하는 데 필요합니다. 이상적인 배리어 필름은 효과적이지만 거의 존재하지 않습니다. 과도한 배리어 필름의 존재는 사용 가능한 구리 와이어 단면과 경쟁하기 때문에 가장 얇으면서도 연속적인 배리어를 형성하는 것은 오늘날 구리 처리에서 가장 진행 중인 과제 중 하나입니다.
인터커넥트 레벨의 수가 증가함에 따라 후속 리소그래피 전에 평평한 표면을 보장하기 위해 이전 레이어의 평탄화가 필요합니다. 그것 없이는 레벨이 점점 비뚤어지고 사용 가능한 리소그래피의 초점 깊이 밖으로 확장되어 패턴 기능을 방해합니다. CMP(Chemical Mechanical Polishing)는 이러한 평탄화를 달성하기 위한 주요 처리 방법이지만 상호 연결 수준의 수가 3개 이하인 경우 건식 "에치백"이 여전히 사용되는 경우가 있습니다.
웨이퍼 테스트
웨이퍼 처리의 고도로 직렬화된 특성은 다양한 처리 단계 사이에서 계측에 대한 요구를 증가시켰습니다. 웨이퍼 테스트 계측 장비는 웨이퍼가 여전히 양호하고 이전 처리 단계에서 손상되지 않았는지 확인하는 데 사용됩니다. 불량으로 측정되는 웨이퍼에서 결국 "칩"이 될 "다이" 집적 회로의 수가 미리 결정된 임계값을 초과하면 추가 처리에 투자하지 않고 웨이퍼가 폐기됩니다.
장치 테스트
프론트 엔드 프로세스가 완료되면 반도체 장치는 제대로 작동하는지 확인하기 위해 다양한 전기 테스트를 거칩니다. 웨이퍼에서 제대로 작동하는 것으로 확인된 장치의 비율을 수율이라고 합니다. 팹은 칩에 대해 작은 프로브를 누르는 전자 테스터로 웨이퍼의 칩을 테스트합니다. 기계는 각 불량 칩에 염료 한 방울을 표시합니다. 팹은 테스트 시간에 대해 비용을 청구합니다. 가격은 초당 센트 단위입니다. 칩은 종종 테스트 속도를 높이고 테스트 비용을 줄이기 위해 "테스트 가능성 기능"으로 설계됩니다. 좋은 설계는 모서리를 테스트하고 통계적으로 관리하려고 합니다. 즉, 극단적인 팹 처리 단계와 결합된 작동 온도로 인해 발생하는 극단적인 실리콘 동작입니다. 대부분의 디자인은 64개 이상의 모서리에 대응합니다.
포장
테스트가 끝나면 웨이퍼에 점수를 매긴 다음 개별 다이로 나눕니다. 염색되지 않은 좋은 칩만 포장됩니다. 플라스틱 또는 세라믹 포장에는 다이 장착, 다이 연결이 포함됩니다. 패키지의 핀에 패드를 붙이고 다이를 밀봉합니다. 작은 와이어는 패드를 핀에 연결하는 데 사용됩니다. 예전에는 손으로 전선을 연결했지만 이제는 특수 제작된 기계가 작업을 수행합니다. 전통적으로 칩의 와이어는 금으로 되어 있어 주석과 납의 혼합물인 땜납으로 도금된 구리의 "리드 프레임"("리드 프레임"으로 발음)으로 이어졌습니다. 납은 유독하므로 무연 "납 프레임"이 이제 모범 사례입니다. CSP(Chip-Scale Package)는 또 다른 패키징 기술입니다. 플라스틱 패키지 칩은 일반적으로 실제 다이보다 상당히 큰 반면 CSP 칩은 거의 다이 크기입니다. CSP는 웨이퍼가 다이싱되기 전에 각 다이에 대해 구성될 수 있습니다.
패키징된 칩은 패키징 중에 손상되지 않았는지, 그리고 다이-투-핀 인터커넥트 작업이 올바르게 수행되었는지 확인하기 위해 다시 테스트됩니다. 레이저는 패키지에 칩의 이름과 번호를 에칭합니다.
단계 목록:
이것은 현대 전자 장치에서 여러 번 사용되는 처리 기술 목록이며 반드시 특정 순서를 의미하지는 않습니다. 웨이퍼 처리 - 습식 세정 - 포토리소그래피 - 이온 주입(도펀트가 웨이퍼에 삽입되어 전도도 증가(또는 감소) 영역 생성) - 건식 에칭 - 습식 에칭 - 플라즈마 애싱 - 열처리 - 급속 열 어닐링 - 퍼니스 어닐링 - 열 산화 - 화학적 기상 증착(CVD) - 물리적 기상 증착(PVD) - 분자 빔 에피택시(MBE) - 전기 화학적 증착(ECD) - 화학적 기계적 평탄화(CMP) - 웨이퍼 테스트(전기 성능이 검증되는 곳) - 웨이퍼 백그라인딩 (스마트 카드나 PCMCIA 카드와 같은 얇은 장치에 칩을 넣을 수 있도록 웨이퍼의 두께를 줄이기 위해.) - 다이 준비 - 웨이퍼 마운팅 - 다이 커팅 - IC 패키징 - 다이 부착 - IC 본딩 - 와이어 본딩 - 플립 chip - 탭 본딩 - IC 캡슐화 - 베이킹 - 도금 - 레이저 마킹 - 트림 및 폼 - IC 테스트
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